www.wikidata.uk-ua.nina.az

SuperH або SH це 32 розрядна архітектура системи команд ISA зі скороченим набором інструкцій RISC розроблена Hitachi і н

SuperH

SuperH (або SH) — це 32-розрядна архітектура системи команд (ISA) зі скороченим набором інструкцій (RISC), розроблена Hitachi і наразі виробляється Renesas[en]. Реалізується мікроконтролерами та мікропроцесорами для вбудованих систем.

На момент появи SuperH відрізнявся тим, що мав 16-розрядні інструкції фіксованої довжини, незважаючи на свою 32-розрядну архітектуру. Це був новий підхід; у той час процесори RISC завжди використовували розмір інструкції, який був таким же, як і ширина внутрішніх даних, зазвичай 32 біти. Використання менших інструкцій мало наслідки: файл реєстру був меншим, а інструкції, як правило, мали двооперандний формат. Але для ринку, на який був орієнтований SuperH, це була невелика ціна за покращену і ефективність пам'яті і кеша процесора.

Пізніші версії, починаючи з SH-5, включали як 16-, так і 32-розрядні інструкції, при цьому 16-розрядні версії відображалися на 32-розрядну версію всередині ЦП. Це дозволило машинному коду продовжувати використовувати коротші інструкції для збереження пам'яті, не вимагаючи необхідної кількості логіки декодування інструкцій, якщо вони були повністю окремими інструкціями. Ця концепція тепер відома як стиснутий набір інструкцій[en] і також використовується іншими компаніями, найбільш помітним прикладом є ARM для свого набору інструкцій Thumb.

Станом на 2015, багато оригінальних патентів на архітектуру втратили чинність, і процесор SH-2 був повторно імплементований як відерите апаратне забезпечення під назвою J2.

Історія Редагувати

SH-1 і SH-2 Редагувати

SH-2 на Sega 32X і Sega Saturn

Сімейство ядер процесорів SuperH було вперше розроблено Hitachi на початку 1990-х років. Концепція дизайну полягала в єдиному наборі інструкцій (ISA), який був би сумісним[en] з майбутніми серіями ядер ЦП.

У минулому такого роду проблеми проектування можна було б вирішити за допомогою мікрокоду, коли моделі нижчого класу в серії виконували нереалізовані інструкції як низку більш базових інструкцій. Наприклад, «довге множення» (множення двох 32-розрядних регістрів для отримання 64-розрядного добутку) може бути реалізовано в апаратному забезпеченні на моделях високого класу, але натомість виконуватися як серія додавань на моделях нижчого класу.

Одним із ключових усвідомлень під час розробки концепції RISC було те, що мікрокод мав кінцевий час декодування, і оскільки процесори ставали швидшими, це являло собою неприпустимі накладні витрати на продуктивність. Щоб вирішити цю проблему, Hitachi натомість розробила єдиний ISA для всієї лінійки з «пастками» непідтримуваних інструкцій для тих реалізацій, які не включали підтримку апаратним забезпеченням. Наприклад, початкові моделі лінійки SH-1 і SH-2 відрізнялися лише підтримкою 64-розрядного множення; SH-2 підтримував MUL, DMULS і DMULU, тоді як SH-1 викликав би пастку, якщо б вони були виявлені.

SH-1 була базовою моделлю, яка підтримувала загалом 56 інструкцій. SH-2 додав 64-розрядне множення та кілька додаткових команд для розгалуження та інших завдань, довівши загальну кількість підтримуваних інструкцій до 62. SH-1 і SH-2 використовувалися в Sega Saturn, Sega 32X і Capcom CPS-3[en].

ISA використовує 16-розрядні інструкції для кращої щільності коду, ніж 32-розрядні інструкції, що було великою перевагою на той час через високу вартість основної пам'яті. Недоліки цього підходу полягали в тому, що було менше бітів, доступних для кодування номера регістра або постійного значення. У SuperH ISA було лише 16 регістрів, які вимагали чотири біти для джерела та ще чотири для призначення. Сама інструкція також складалася з чотирьох бітів, залишаючи ще чотири біти неврахованими. Деякі інструкції використовували ці останні чотири біти для зміщення під час доступу до масиву, тоді як інші поєднували другий регістровий слот і останні чотири біти для отримання 8-бітної константи.

SH-3 Редагувати

Через кілька років ядро SH-3 було додано до сімейства; нові функції включали іншу концепцію переривань, блок керування пам'яттю (MMU) і модифіковану концепцію кешу. Ці функції вимагали розширеного набору інструкцій, додавши шість нових інструкцій до загальної кількості 68 інструкцій. SH-3 був bi-endian, працював у порядку байтів або в порядку старшого, або в порядку малого.

Ядро SH-3 також додало розширення DSP, яке тоді називалося SH-3-DSP. З розширеними шляхами передачі даних для ефективної обробки DSP, спеціальними накопичувачами та спеціальним механізмом DSP типу MAC це ядро об'єднало світ процесорів DSP і RISC. Похідний DSP також використовувався з оригінальним ядром SH-2.

Між 1994 і 1996 роками по всьому світу було поставлено 35,1 мільйона пристроїв SuperH.

SH-4 Редагувати

У 1997 році Hitachi і STMicroelectronics (STM) почали співпрацю над дизайном SH-4 для Dreamcast. SH-4 мав суперскалярне (двоканальне) виконання інструкцій і векторний блок з плаваючою комою (особливо підходить для 3D-графіки). Стандартні мікросхеми на основі SH-4 були представлені приблизно в 1998 році.

Ліцензування Редагувати

На початку 2001 року Hitachi та STM створили IP-компанію[en] SuperH, Inc., яка збиралася ліцензувати ядро SH-4 іншим компаніям і розробляла архітектуру SH-5, перший крок SuperH у 64-розрядну область. Попередні SH-1-3 залишалися власністю Hitachi.

У 2003 році Hitachi і Mitsubishi Electric створили спільне підприємство під назвою Renesas Technology[en], 55 % якого контролює Hitachi. У 2004 році Renesas Technology купила частку власності STMicroelectronics у SuperH Inc., а разом з нею і ліцензію на ядра SH. Renesas Technology пізніше стала Renesas Electronics після злиття з NEC Electronics.

Конструкція SH-5 підтримувала два режими роботи: режим SHcompact, який еквівалентний інструкціям режиму користувача в наборі інструкцій SH-4; і режим SHmedia, який дуже відрізняється тим, що використовує 32-розрядні інструкції з шістдесятьма чотирма 64-розрядними цілими регістрами та інструкціями SIMD. У режимі SHmedia призначення переходу (переходу) завантажується в регістр розгалуження окремо від фактичної інструкції переходу. Це дозволяє процесору попередньо вибирати інструкції для гілки без необхідності стежити за потоком інструкцій. Поєднання компактного 16-бітного кодування інструкцій із більш потужним 32-бітним кодуванням інструкцій не є унікальним для SH-5; процесори ARM мають 16-розрядний режим Thumb (ARM ліцензувала кілька патентів від SuperH для Thumb), а процесори MIPS мають режим MIPS-16. Однак SH-5 відрізняється тим, що його режим зворотної сумісності є 16-бітним, а не 32-бітним.

Останній еволюційний крок стався приблизно в 2003 році, коли ядра від SH-2 до SH-4 були об'єднані в суперскалярне ядро SH-X, яке сформувало свого роду надмножину набору інструкцій попередніх архітектур і додало підтримку симетричної багатопроцесорної обробки.

Постійна доступність Редагувати

З 2010 року процесорні ядра, архітектура та продукти SuperH належать Renesas Electronics, а архітектура консолідована навколо платформ SH-2, SH-2A, SH-3, SH-4 і SH-4A. Продукти системи на чіпі на основі мікропроцесорів SH-3, SH-4 і SH-4A згодом були замінені новими поколіннями на основі ліцензованих ядер ЦП від Arm Ltd., при цьому багато існуючих моделей все ще продавалися та продавалися до березня 2025 року через Програму довголіття продукції Renesas.

Станом на 2021 рік Renesas продовжує продавати мікроконтролери SH72xx на основі SH-2A з гарантованою доступністю до лютого 2029 року, а також нові продукти на основі кількох інших архітектур, зокрема ARM, RX[en] і RH850[en].

J Core Редагувати

Термін дії останнього з патентів SH-2 закінчився в 2014 році. На LinuxCon[en] Japan 2015 розробники j-core представили перевикористання чистих приміщень SH-2 ISA із розширеннями (відоме як «ядро J2» через незавершені торгові марки). Згодом на ELC 2016 було представлено покрокове керівництво по дизайну.

Код VHDL з відкритим кодом під ліцензією BSD для ядра J2 був перевірений на Xilinx FPGA та на ASIC, виготовлених за 180-нм[en] техпроцесом TSMC, і здатний завантажувати µClinux[en]. J2 зворотно ISA-сумісний із SH-2, реалізований як 5-етапний конвеєр з окремими інтерфейсами пам'яті інструкцій і даних, а також декодером інструкцій, створеним машиною, що підтримує щільно упакований і складний (порівняно з іншими машинами RISC) ISA. Додаткові інструкції легко додати. J2 реалізує інструкції для динамічного зсуву (з використанням шаблонів інструкцій SH-3 і пізніших), розширених атомарних операцій (використовуються для потокових примітивів) і блокування/інтерфейсів для підтримки симетричного багатопроцесорного процесора. Термін дії відповідних патентів для наборів інструкцій SH-2A (як «J2+») і SH-4 (як «J4») закінчується в 2016—2017 роках.

Кілька особливостей SuperH були названі мотивами для розробки нових ядер на основі цієї архітектури:

  • Висока щільність коду порівняно з іншими 32-розрядними RISC ISA, такими як ARM або MIPS, важлива для продуктивності кешу та пропускної здатності пам'яті
  • Існуюча підтримка компілятором та операційною системою (Linux, Windows Embedded, QNX)
  • Надзвичайно низькі витрати на виготовлення ASIC зараз, коли термін дії патентів закінчується (близько US$0,03 за двоядерне ядро J2 на TSMC 180 nm процес)
  • Реалізація без патентів і роялті (з ліцензією BSD)
  • Повна та активна підтримка спільноти
  • Наявність недорогої платформи розробки обладнання для безкоштовних інструментів FPGA
  • Інструменти для генерації та інтеграції рівня передачі регістрів (RTL) CPU та SoC, створення портативних RTL lді FPGA та ASIC та документації
  • Чистий, сучасний дизайн із відкритим вихідним кодом, генерація, моделювання та середовище перевірки

Моделі Редагувати

Процесор Hitachi SH-3

Сімейство процесорних ядер SuperH включає:

  • SH-1 — використовується в мікроконтролерах для глибоко вбудованих застосувань (приводів компакт-дисків, основних пристроїв тощо).
  • SH-2 — використовується в мікроконтролерах з вищими вимогами до продуктивності, також використовується в автомобілях, таких як блоки керування двигуном або в мережевих програмах, а також у відеоігрових консолях, таких як доповнення Sega Saturn і Sega 32X. SH-2 також знайшов своє місце в багатьох блоках керування автомобільними двигунами, включаючи Subaru, Mitsubishi та Mazda.
  • SH-2A — ядро SH-2A є розширенням ядра SH-2, включає кілька додаткових інструкцій, але, що найважливіше, перехід до суперскалярної архітектури (вона здатна виконувати більше однієї інструкції за один цикл) і двох п'яти- етапні конвеєри. Він також містить 15 банків регістрів для забезпечення затримки переривання в 6 тактів. Він також вдалий у застосуванні керування двигуном, а також у мультимедіа, автомобільній аудіосистемі, трансмісії, кузовному контролі автомобіля та автоматизації офісів і будівель
  • SH-DSP — спочатку розроблений для ринку мобільних телефонів, пізніше використовується в багатьох споживчих програмах, які потребують продуктивності DSP для стиснення JPEG тощо.
  • SH-3 — використовується для мобільних і кишенькових додатків, таких як Jornada[en], вдалий у застосуваннях Windows CE і вже багато років на ринку автомобільної навігації. Cave CV1000, подібний до апаратного процесора Sega NAOMI[en], також використовував цей процесор. Музичні установки Korg Electribe EMX і ESX також використовують SH-3.
  • SH-3-DSP — використовується в основному в мультимедійних терміналах і мережевих програмах, а також у принтерах і факсимільних апаратах
  • SH-4 — використовується щоразу, коли потрібна висока продуктивність, наприклад автомобільні мультимедійні термінали, ігрові консолі або приставки
  • SH-5 — використовується в високотехнологічних 64-розрядних мультимедійних програмах
  • SH-X — основне ядро, що використовується в різних варіантах (з/без блоку DSP або FPU) у блоці керування двигуном, автомобільному мультимедійному обладнанні, приставках або мобільних телефонах
  • SH-Mobile — процесор мобільних додатків SuperH; розроблений для того, щоб розвантажити застосування від обробки базової смуги LSI

SH-2 Редагувати

Процесор Hitachi SH-2

SH-2 — це 32-розрядна RISC-архітектура з 16-розрядною фіксованою довжиною інструкцій для високої щільності коду та оснащена апаратним блоком множення–накопичення (MAC) для алгоритмів DSP і має п'ятиступінчастий конвеєр.

SH-2 має кеш на всіх пристроях без ПЗУ.

Він забезпечує 16 регістрів загального призначення, векторний регістр, регістр глобальної бази та регістр процедури.

Сьогодні сімейство SH-2 налічує 32 Кб вбудованої флеш-пам'яті до пристроїв без ПЗУ. Він використовується в різних пристроях з різними периферійними пристроями, такими як CAN, Ethernet, блок таймера керування двигуном, швидкий АЦП та інші.

SH-2A Редагувати

SH-2A — це оновлення ядра SH-2, яке додало деякі 32-розрядні інструкції. Про це було оголошено на початку 2006 року.

Нові функції ядра SH-2A включають:

  • Суперскалярна архітектура: виконання 2 інструкцій одночасно
  • Гарвардська архітектура
  • Два 5-ступінчастих конвеєра
  • Змішані 16-бітні та 32-бітні інструкції
  • 15 банків реєстрації для відповіді на переривання в 6 циклів.
  • Додатковий FPU

Сімейство SH-2A сьогодні охоплює широке поле пам'яті від 16 KB до та включає багато варіацій без ПЗУ. Пристрої оснащені стандартними периферійними пристроями, такими як CAN, Ethernet, USB та інші, а також периферійними пристроями, призначеними для більш специфічних застосувань, такими як таймери керування двигуном, контролери TFT та периферійні пристрої, призначені для додатків автомобільної трансмісії.

SH-4 Редагувати

Процесор Hitachi SH-4

SH-4 — це 32-розрядний процесор RISC, розроблений для основного використання в мультимедійних програмах, таких як ігрові системи Sega Dreamcast і NAOMI[en]. Він включає в себе набагато потужніший блок з плаваючою комою [note] і додаткові вбудовані функції разом зі стандартною 32-бітною обробкою цілих чисел і 16-бітним розміром інструкції.

Функції SH-4 включають:

  • FPU з чотирма множниками з плаваючою точкою, підтримкою 32-розрядних чисел одинарної точності та 64-розрядних подвійної точності
  • 4D операція скалярного добутку з плаваючою точкою та множення матриці на вектор
  • 128-розрядна шина з плаваючою точкою дозволяє мати швидкість передачі даних із кешу 3.2 ГБ/с
  • 64-розрядна зовнішня шина даних із 32-розрядною адресацією пам'яті, що дозволяє використовувати максимум 4 ГБ адресованої пам'яті (див. адресація байтів[en]) зі швидкістю передачі 800 Мб/с
  • Вбудовані контролери переривань, DMA та управління живленням

↑ У спеціальному SH4, виготовленому для Casio, SH7305, немає FPU.

SH-5 Редагувати

SH-5 — це 64-розрядний процесор RISC.

Майже жодного несимульованого апаратного забезпечення SH-5 ніколи не було випущено, і, на відміну від все ще живого SH-4, підтримку SH-5 було вилучено з GCC і Linux.

Примітки Редагувати

Цитування Редагувати

  1. ↑ Program, 1996, с. 1.
  2. CP System III (CPS3) Hardware (Capcom). www.system16.com. System 16. Процитовано 3 серпня 2019. 
  3. Program, 1996, с. 30-33.
  4. . November 1997. Архів оригіналу за 5 March 2016. 
  5. ↑ STMicro, Hitachi plan new company to develop RISC cores. EE Times. 3 квітня 2001. «Hitachi created the SH family of processors and developed its first four major iterations, but has worked with ST since 1997, when the companies agreed to share a common high-end microprocessor road map. They jointly developed the 32-bit SH4 RISC processor core, and began development of the SH5 architecture, which will now be completed by SuperH. SuperH's initial product will be the SH4 core. Earlier SH versions will not be part of the spin-off agreement.»  
  6. SuperH, Inc. formed by Hitachi and STMicroelectronics to Boost the Proliferation of SuperH Cores in Embedded Microprocessor Applications. [недоступне посилання з 01.09.2021]
  7. Clarke, Peter (28 вересня 2004). Renesas to take over SuperH core business. EE Times. 
  8. ↑ Nathan Willis (10 червня 2015). Resurrecting the SuperH architecture. LWN.net. 
  9. "SuperH RISC Engine Family MCUs". Renesas Electronics. 
  10. ↑ . j-core. Архів оригіналу за 11 травня 2016. Процитовано 27 квітня 2016. 
  11. j-core Design Walkthrough. 
  12. V.M. Weaver (17 березня 2015). Exploring the Limits of Code Density (Tech Report with Newest Results). 
  13. Kuwabara, M. (25 липня 2019). . Архів оригіналу за 13 липня 2019. 
  14. SH-5 CPU Core, Volume1: Architecture. 
  15. Wasabi SH-5 Press Release. 8 березня 2016. 
  16. GCC 7 Release Series Changes, New Features, and Fixes. 2 лютого 2018. 

Джерела Редагувати

Посилання Редагувати

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри
Дата публікації:
SuperH abo SH ce 32 rozryadna arhitektura sistemi komand ISA zi skorochenim naborom instrukcij RISC rozroblena Hitachi i narazi viroblyayetsya Renesas en Realizuyetsya mikrokontrolerami ta mikroprocesorami dlya vbudovanih sistem Na moment poyavi SuperH vidriznyavsya tim sho mav 16 rozryadni instrukciyi fiksovanoyi dovzhini nezvazhayuchi na svoyu 32 rozryadnu arhitekturu Ce buv novij pidhid u toj chas procesori RISC zavzhdi vikoristovuvali rozmir instrukciyi yakij buv takim zhe yak i shirina vnutrishnih danih zazvichaj 32 biti Vikoristannya menshih instrukcij malo naslidki fajl reyestru buv menshim a instrukciyi yak pravilo mali dvooperandnij format Ale dlya rinku na yakij buv oriyentovanij SuperH ce bula nevelika cina za pokrashenu i efektivnist pam yati i kesha procesora Piznishi versiyi pochinayuchi z SH 5 vklyuchali yak 16 tak i 32 rozryadni instrukciyi pri comu 16 rozryadni versiyi vidobrazhalisya na 32 rozryadnu versiyu vseredini CP Ce dozvolilo mashinnomu kodu prodovzhuvati vikoristovuvati korotshi instrukciyi dlya zberezhennya pam yati ne vimagayuchi neobhidnoyi kilkosti logiki dekoduvannya instrukcij yaksho voni buli povnistyu okremimi instrukciyami Cya koncepciya teper vidoma yak stisnutij nabir instrukcij en i takozh vikoristovuyetsya inshimi kompaniyami najbilsh pomitnim prikladom ye ARM dlya svogo naboru instrukcij Thumb Stanom na 2015 bagato originalnih patentiv na arhitekturu vtratili chinnist i procesor SH 2 buv povtorno implementovanij yak viderite aparatne zabezpechennya pid nazvoyu J2 Zmist 1 Istoriya 1 1 SH 1 i SH 2 1 2 SH 3 1 3 SH 4 1 4 Licenzuvannya 1 5 Postijna dostupnist 1 6 J Core 2 Modeli 2 1 SH 2 2 2 SH 2A 2 3 SH 4 2 4 SH 5 3 Primitki 3 1 Cituvannya 3 2 Dzherela 4 PosilannyaIstoriya RedaguvatiSH 1 i SH 2 Redaguvati nbsp SH 2 na Sega 32X i Sega SaturnSimejstvo yader procesoriv SuperH bulo vpershe rozrobleno Hitachi na pochatku 1990 h rokiv Koncepciya dizajnu polyagala v yedinomu nabori instrukcij ISA yakij buv bi sumisnim en z majbutnimi seriyami yader CP U minulomu takogo rodu problemi proektuvannya mozhna bulo b virishiti za dopomogoyu mikrokodu koli modeli nizhchogo klasu v seriyi vikonuvali nerealizovani instrukciyi yak nizku bilsh bazovih instrukcij Napriklad dovge mnozhennya mnozhennya dvoh 32 rozryadnih registriv dlya otrimannya 64 rozryadnogo dobutku mozhe buti realizovano v aparatnomu zabezpechenni na modelyah visokogo klasu ale natomist vikonuvatisya yak seriya dodavan na modelyah nizhchogo klasu Odnim iz klyuchovih usvidomlen pid chas rozrobki koncepciyi RISC bulo te sho mikrokod mav kincevij chas dekoduvannya i oskilki procesori stavali shvidshimi ce yavlyalo soboyu nepripustimi nakladni vitrati na produktivnist Shob virishiti cyu problemu Hitachi natomist rozrobila yedinij ISA dlya vsiyeyi linijki z pastkami nepidtrimuvanih instrukcij dlya tih realizacij yaki ne vklyuchali pidtrimku aparatnim zabezpechennyam Napriklad pochatkovi modeli linijki SH 1 i SH 2 vidriznyalisya lishe pidtrimkoyu 64 rozryadnogo mnozhennya SH 2 pidtrimuvav MUL DMULS i DMULU todi yak SH 1 viklikav bi pastku yaksho b voni buli viyavleni 1 SH 1 bula bazovoyu modellyu yaka pidtrimuvala zagalom 56 instrukcij SH 2 dodav 64 rozryadne mnozhennya ta kilka dodatkovih komand dlya rozgaluzhennya ta inshih zavdan dovivshi zagalnu kilkist pidtrimuvanih instrukcij do 62 1 SH 1 i SH 2 vikoristovuvalisya v Sega Saturn Sega 32X i Capcom CPS 3 en 2 ISA vikoristovuye 16 rozryadni instrukciyi dlya krashoyi shilnosti kodu nizh 32 rozryadni instrukciyi sho bulo velikoyu perevagoyu na toj chas cherez visoku vartist osnovnoyi pam yati Nedoliki cogo pidhodu polyagali v tomu sho bulo menshe bitiv dostupnih dlya koduvannya nomera registra abo postijnogo znachennya U SuperH ISA bulo lishe 16 registriv yaki vimagali chotiri biti dlya dzherela ta she chotiri dlya priznachennya Sama instrukciya takozh skladalasya z chotiroh bitiv zalishayuchi she chotiri biti nevrahovanimi Deyaki instrukciyi vikoristovuvali ci ostanni chotiri biti dlya zmishennya pid chas dostupu do masivu todi yak inshi poyednuvali drugij registrovij slot i ostanni chotiri biti dlya otrimannya 8 bitnoyi konstanti 3 SH 3 Redaguvati Cherez kilka rokiv yadro SH 3 bulo dodano do simejstva novi funkciyi vklyuchali inshu koncepciyu pererivan blok keruvannya pam yattyu MMU i modifikovanu koncepciyu keshu Ci funkciyi vimagali rozshirenogo naboru instrukcij dodavshi shist novih instrukcij do zagalnoyi kilkosti 68 instrukcij 1 SH 3 buv bi endian pracyuvav u poryadku bajtiv abo v poryadku starshogo abo v poryadku malogo Yadro SH 3 takozh dodalo rozshirennya DSP yake todi nazivalosya SH 3 DSP Z rozshirenimi shlyahami peredachi danih dlya efektivnoyi obrobki DSP specialnimi nakopichuvachami ta specialnim mehanizmom DSP tipu MAC ce yadro ob yednalo svit procesoriv DSP i RISC Pohidnij DSP takozh vikoristovuvavsya z originalnim yadrom SH 2 Mizh 1994 i 1996 rokami po vsomu svitu bulo postavleno 35 1 miljona pristroyiv SuperH 4 SH 4 Redaguvati U 1997 roci Hitachi i STMicroelectronics STM pochali spivpracyu nad dizajnom SH 4 dlya Dreamcast SH 4 mav superskalyarne dvokanalne vikonannya instrukcij i vektornij blok z plavayuchoyu komoyu osoblivo pidhodit dlya 3D grafiki Standartni mikroshemi na osnovi SH 4 buli predstavleni priblizno v 1998 roci 5 Licenzuvannya Redaguvati Na pochatku 2001 roku Hitachi ta STM stvorili IP kompaniyu en SuperH Inc yaka zbiralasya licenzuvati yadro SH 4 inshim kompaniyam i rozroblyala arhitekturu SH 5 pershij krok SuperH u 64 rozryadnu oblast Poperedni SH 1 3 zalishalisya vlasnistyu Hitachi 5 6 U 2003 roci Hitachi i Mitsubishi Electric stvorili spilne pidpriyemstvo pid nazvoyu Renesas Technology en 55 yakogo kontrolyuye Hitachi U 2004 roci Renesas Technology kupila chastku vlasnosti STMicroelectronics u SuperH Inc a razom z neyu i licenziyu na yadra SH 7 Renesas Technology piznishe stala Renesas Electronics pislya zlittya z NEC Electronics Konstrukciya SH 5 pidtrimuvala dva rezhimi roboti rezhim SHcompact yakij ekvivalentnij instrukciyam rezhimu koristuvacha v nabori instrukcij SH 4 i rezhim SHmedia yakij duzhe vidriznyayetsya tim sho vikoristovuye 32 rozryadni instrukciyi z shistdesyatma chotirma 64 rozryadnimi cilimi registrami ta instrukciyami SIMD U rezhimi SHmedia priznachennya perehodu perehodu zavantazhuyetsya v registr rozgaluzhennya okremo vid faktichnoyi instrukciyi perehodu Ce dozvolyaye procesoru poperedno vibirati instrukciyi dlya gilki bez neobhidnosti stezhiti za potokom instrukcij Poyednannya kompaktnogo 16 bitnogo koduvannya instrukcij iz bilsh potuzhnim 32 bitnim koduvannyam instrukcij ne ye unikalnim dlya SH 5 procesori ARM mayut 16 rozryadnij rezhim Thumb ARM licenzuvala kilka patentiv vid SuperH dlya Thumb 8 a procesori MIPS mayut rezhim MIPS 16 Odnak SH 5 vidriznyayetsya tim sho jogo rezhim zvorotnoyi sumisnosti ye 16 bitnim a ne 32 bitnim Ostannij evolyucijnij krok stavsya priblizno v 2003 roci koli yadra vid SH 2 do SH 4 buli ob yednani v superskalyarne yadro SH X yake sformuvalo svogo rodu nadmnozhinu naboru instrukcij poperednih arhitektur i dodalo pidtrimku simetrichnoyi bagatoprocesornoyi obrobki Postijna dostupnist Redaguvati Z 2010 roku procesorni yadra arhitektura ta produkti SuperH nalezhat Renesas Electronics a arhitektura konsolidovana navkolo platform SH 2 SH 2A SH 3 SH 4 i SH 4A Produkti sistemi na chipi na osnovi mikroprocesoriv SH 3 SH 4 i SH 4A zgodom buli zamineni novimi pokolinnyami na osnovi licenzovanih yader CP vid Arm Ltd pri comu bagato isnuyuchih modelej vse she prodavalisya ta prodavalisya do bereznya 2025 roku cherez Programu dovgolittya produkciyi Renesas 9 Stanom na 2021 rik Renesas prodovzhuye prodavati mikrokontroleri SH72xx na osnovi SH 2A z garantovanoyu dostupnistyu do lyutogo 2029 roku a takozh novi produkti na osnovi kilkoh inshih arhitektur zokrema ARM RX en i RH850 en J Core Redaguvati Termin diyi ostannogo z patentiv SH 2 zakinchivsya v 2014 roci Na LinuxCon en Japan 2015 rozrobniki j core predstavili perevikoristannya chistih primishen SH 2 ISA iz rozshirennyami vidome yak yadro J2 cherez nezaversheni torgovi marki 8 10 Zgodom na ELC 2016 bulo predstavleno pokrokove kerivnictvo po dizajnu 11 Kod VHDL z vidkritim kodom pid licenziyeyu BSD dlya yadra J2 buv perevirenij na Xilinx FPGA ta na ASIC vigotovlenih za 180 nm en tehprocesom TSMC i zdatnij zavantazhuvati µClinux en 8 J2 zvorotno ISA sumisnij iz SH 2 realizovanij yak 5 etapnij konveyer z okremimi interfejsami pam yati instrukcij i danih a takozh dekoderom instrukcij stvorenim mashinoyu sho pidtrimuye shilno upakovanij i skladnij porivnyano z inshimi mashinami RISC ISA Dodatkovi instrukciyi legko dodati J2 realizuye instrukciyi dlya dinamichnogo zsuvu z vikoristannyam shabloniv instrukcij SH 3 i piznishih rozshirenih atomarnih operacij vikoristovuyutsya dlya potokovih primitiviv i blokuvannya interfejsiv dlya pidtrimki simetrichnogo bagatoprocesornogo procesora Termin diyi vidpovidnih patentiv dlya naboriv instrukcij SH 2A yak J2 i SH 4 yak J4 zakinchuyetsya v 2016 2017 rokah 8 Kilka osoblivostej SuperH buli nazvani motivami dlya rozrobki novih yader na osnovi ciyeyi arhitekturi 8 Visoka shilnist kodu porivnyano z inshimi 32 rozryadnimi RISC ISA takimi yak ARM abo MIPS 12 vazhliva dlya produktivnosti keshu ta propusknoyi zdatnosti pam yati Isnuyucha pidtrimka kompilyatorom ta operacijnoyu sistemoyu Linux Windows Embedded QNX 10 Nadzvichajno nizki vitrati na vigotovlennya ASIC zaraz koli termin diyi patentiv zakinchuyetsya blizko US 0 03 za dvoyaderne yadro J2 na TSMC 180 nm proces Realizaciya bez patentiv i royalti z licenziyeyu BSD Povna ta aktivna pidtrimka spilnoti Nayavnist nedorogoyi platformi rozrobki obladnannya dlya bezkoshtovnih instrumentiv FPGA Instrumenti dlya generaciyi ta integraciyi rivnya peredachi registriv RTL CPU ta SoC stvorennya portativnih RTL ldi FPGA ta ASIC ta dokumentaciyi Chistij suchasnij dizajn iz vidkritim vihidnim kodom generaciya modelyuvannya ta seredovishe perevirkiModeli Redaguvati nbsp Procesor Hitachi SH 3Simejstvo procesornih yader SuperH vklyuchaye SH 1 vikoristovuyetsya v mikrokontrolerah dlya gliboko vbudovanih zastosuvan privodiv kompakt diskiv osnovnih pristroyiv tosho SH 2 vikoristovuyetsya v mikrokontrolerah z vishimi vimogami do produktivnosti takozh vikoristovuyetsya v avtomobilyah takih yak bloki keruvannya dvigunom abo v merezhevih programah a takozh u videoigrovih konsolyah takih yak dopovnennya Sega Saturn i Sega 32X SH 2 takozh znajshov svoye misce v bagatoh blokah keruvannya avtomobilnimi dvigunami vklyuchayuchi Subaru Mitsubishi ta Mazda SH 2A yadro SH 2A ye rozshirennyam yadra SH 2 vklyuchaye kilka dodatkovih instrukcij ale sho najvazhlivishe perehid do superskalyarnoyi arhitekturi vona zdatna vikonuvati bilshe odniyeyi instrukciyi za odin cikl i dvoh p yati etapni konveyeri Vin takozh mistit 15 bankiv registriv dlya zabezpechennya zatrimki pererivannya v 6 taktiv Vin takozh vdalij u zastosuvanni keruvannya dvigunom a takozh u multimedia avtomobilnij audiosistemi transmisiyi kuzovnomu kontroli avtomobilya ta avtomatizaciyi ofisiv i budivel SH DSP spochatku rozroblenij dlya rinku mobilnih telefoniv piznishe vikoristovuyetsya v bagatoh spozhivchih programah yaki potrebuyut produktivnosti DSP dlya stisnennya JPEG tosho SH 3 vikoristovuyetsya dlya mobilnih i kishenkovih dodatkiv takih yak Jornada en vdalij u zastosuvannyah Windows CE i vzhe bagato rokiv na rinku avtomobilnoyi navigaciyi Cave CV1000 podibnij do aparatnogo procesora Sega NAOMI en takozh vikoristovuvav cej procesor Muzichni ustanovki Korg Electribe EMX i ESX takozh vikoristovuyut SH 3 13 SH 3 DSP vikoristovuyetsya v osnovnomu v multimedijnih terminalah i merezhevih programah a takozh u printerah i faksimilnih aparatah SH 4 vikoristovuyetsya shorazu koli potribna visoka produktivnist napriklad avtomobilni multimedijni terminali igrovi konsoli abo pristavki SH 5 vikoristovuyetsya v visokotehnologichnih 64 rozryadnih multimedijnih programah SH X osnovne yadro sho vikoristovuyetsya v riznih variantah z bez bloku DSP abo FPU u bloci keruvannya dvigunom avtomobilnomu multimedijnomu obladnanni pristavkah abo mobilnih telefonah SH Mobile procesor mobilnih dodatkiv SuperH rozroblenij dlya togo shob rozvantazhiti zastosuvannya vid obrobki bazovoyi smugi LSISH 2 Redaguvati nbsp Procesor Hitachi SH 2SH 2 ce 32 rozryadna RISC arhitektura z 16 rozryadnoyu fiksovanoyu dovzhinoyu instrukcij dlya visokoyi shilnosti kodu ta osnashena aparatnim blokom mnozhennya nakopichennya MAC dlya algoritmiv DSP i maye p yatistupinchastij konveyer SH 2 maye kesh na vsih pristroyah bez PZU Vin zabezpechuye 16 registriv zagalnogo priznachennya vektornij registr registr globalnoyi bazi ta registr proceduri Sogodni simejstvo SH 2 nalichuye 32 Kb vbudovanoyi flesh pam yati do pristroyiv bez PZU Vin vikoristovuyetsya v riznih pristroyah z riznimi periferijnimi pristroyami takimi yak CAN Ethernet blok tajmera keruvannya dvigunom shvidkij ACP ta inshi SH 2A Redaguvati SH 2A ce onovlennya yadra SH 2 yake dodalo deyaki 32 rozryadni instrukciyi Pro ce bulo ogolosheno na pochatku 2006 roku Novi funkciyi yadra SH 2A vklyuchayut Superskalyarna arhitektura vikonannya 2 instrukcij odnochasno Garvardska arhitektura Dva 5 stupinchastih konveyera Zmishani 16 bitni ta 32 bitni instrukciyi 15 bankiv reyestraciyi dlya vidpovidi na pererivannya v 6 cikliv Dodatkovij FPUSimejstvo SH 2A sogodni ohoplyuye shiroke pole pam yati vid 16 KB do ta vklyuchaye bagato variacij bez PZU Pristroyi osnasheni standartnimi periferijnimi pristroyami takimi yak CAN Ethernet USB ta inshi a takozh periferijnimi pristroyami priznachenimi dlya bilsh specifichnih zastosuvan takimi yak tajmeri keruvannya dvigunom kontroleri TFT ta periferijni pristroyi priznacheni dlya dodatkiv avtomobilnoyi transmisiyi SH 4 Redaguvati nbsp Procesor Hitachi SH 4SH 4 ce 32 rozryadnij procesor RISC rozroblenij dlya osnovnogo vikoristannya v multimedijnih programah takih yak igrovi sistemi Sega Dreamcast i NAOMI en Vin vklyuchaye v sebe nabagato potuzhnishij blok z plavayuchoyu komoyu note i dodatkovi vbudovani funkciyi razom zi standartnoyu 32 bitnoyu obrobkoyu cilih chisel i 16 bitnim rozmirom instrukciyi Funkciyi SH 4 vklyuchayut FPU z chotirma mnozhnikami z plavayuchoyu tochkoyu pidtrimkoyu 32 rozryadnih chisel odinarnoyi tochnosti ta 64 rozryadnih podvijnoyi tochnosti 4D operaciya skalyarnogo dobutku z plavayuchoyu tochkoyu ta mnozhennya matrici na vektor 128 rozryadna shina z plavayuchoyu tochkoyu dozvolyaye mati shvidkist peredachi danih iz keshu 3 2 GB s 64 rozryadna zovnishnya shina danih iz 32 rozryadnoyu adresaciyeyu pam yati sho dozvolyaye vikoristovuvati maksimum 4 GB adresovanoyi pam yati div adresaciya bajtiv en zi shvidkistyu peredachi 800 Mb s Vbudovani kontroleri pererivan DMA ta upravlinnya zhivlennyam U specialnomu SH4 vigotovlenomu dlya Casio SH7305 nemaye FPU SH 5 Redaguvati SH 5 ce 64 rozryadnij procesor RISC 14 Majzhe zhodnogo nesimulovanogo aparatnogo zabezpechennya SH 5 nikoli ne bulo vipusheno 15 i na vidminu vid vse she zhivogo SH 4 pidtrimku SH 5 bulo vilucheno z GCC 16 i Linux Primitki RedaguvatiCituvannya Redaguvati a b v Program 1996 s 1 CP System III CPS3 Hardware Capcom www system16 com System 16 Procitovano 3 serpnya 2019 Program 1996 s 30 33 360 MIPS SuperH RISC Processor Enables Personal Access Systems SH7750 Launches the SH 4 Series November 1997 Arhiv originalu za 5 March 2016 a b STMicro Hitachi plan new company to develop RISC cores EE Times 3 kvitnya 2001 Hitachi created the SH family of processors and developed its first four major iterations but has worked with ST since 1997 when the companies agreed to share a common high end microprocessor road map They jointly developed the 32 bit SH4 RISC processor core and began development of the SH5 architecture which will now be completed by SuperH SuperH s initial product will be the SH4 core Earlier SH versions will not be part of the spin off agreement SuperH Inc formed by Hitachi and STMicroelectronics to Boost the Proliferation of SuperH Cores in Embedded Microprocessor Applications nedostupne posilannya z 01 09 2021 Clarke Peter 28 veresnya 2004 Renesas to take over SuperH core business EE Times a b v g d Nathan Willis 10 chervnya 2015 Resurrecting the SuperH architecture LWN net SuperH RISC Engine Family MCUs Renesas Electronics a b J Cores j core Arhiv originalu za 11 travnya 2016 Procitovano 27 kvitnya 2016 j core Design Walkthrough V M Weaver 17 bereznya 2015 Exploring the Limits of Code Density Tech Report with Newest Results Kuwabara M 25 lipnya 2019 Korg EMX ESX Service Manual Arhiv originalu za 13 lipnya 2019 SH 5 CPU Core Volume1 Architecture Wasabi SH 5 Press Release 8 bereznya 2016 GCC 7 Release Series Changes New Features and Fixes 2 lyutogo 2018 Dzherela Redaguvati SuperH RISC Engine SH 1 SH 2 Programming Manual Hitachi Americal Ltd 3 veresnya 1996 Procitovano 6 grudnya 2020 SH 4 CPU Core Architecture STMicroelectronics and Hitachi Ltd 12 veresnya 2002 ADCS 7182230F Procitovano 6 grudnya 2020 Posilannya RedaguvatiRenesas SuperH produkti instrumenti posibniki dodatok Primitki informaciya Vidkritij procesor J core J core na GitHub Spisok rozrobnikiv Linux SuperH DCTP Hitachi 200 MHz SH 4 perenesennya Debian dlya SH4 Otrimano z https uk wikipedia org w index php title SuperH amp oldid 40081183