www.wikidata.uk-ua.nina.az

5 рівневі таблиці сторінок Intel 5 рівневі таблиці сторінок англ 5 level paging у документації Intel технологія розширен

5-рівневі таблиці сторінок (Intel)

5-рівневі таблиці сторінок (англ. 5-level paging у документації Intel) — технологія розширення обсягу підтримуваної віртуальної пам'яті у процесорах архітектури x86-64, запропонована Intel у 2017 році:11. Діапазон віртуальних адрес розширюється з 48 до 56 розрядів (іншими словами, максимальна адресована пам'ять розширюється з 256 терабайт до 128 петабайт). Підтримка даної технології реалізована у ядрі Linux починаючи з версії 4.1.

Ілюстрація 5-рівневої сторінкової пам'яті

Історія ред.

Наприкінці 1990-х років проблема обмеженості віртуальних адрес виникла спочатку у 32-розрядній архітектурі IA-32 з її дворівневою схемою адресації сторінкової пам'яті (каталог таблиць — таблиця сторінок), що обмежувала максимальний об'єм віртуальної й фізичної пам'яті 4 гігабайтами. Для вирішення даної проблеми було запропоновано схему PAE (англ. Physical Address Extension), яка запровадила третій рівень адресації. Режим PAE вмикається спеціальним бітом у регістрі CR4.:2799.

Принцип роботи ред.

Процесори, що реалізують систему команд x86-64, із самого початку підтримували 4-рівневу схему адресації сторінкової пам'яті при роботі у 64-розрядному режимі:2806. 5-рівнева адресація також вмикається одним із бітів у регістрі CR4, а саме бітом 12 (відомим як «LA57»):16. Цей біт можна увімкнути лише тоді, коли процесор вже працює у 64-бітному режимі, а вимкнути — коли, навпаки, не працює. Якщо біт не встановлено, процесор працює зі звичайними 4-рівневими таблицями.

Як і при 4-рівневій схемі, верхні біти 64-розрядної адреси не беруть участь у трансляції, і повинні мати таке саме значення, як і найвищий підтримуваний біт (тобто, біт 56):17.

Реалізація ред.

Підтримка 5-рівневих таблиць сторінок імплементована у процесорах Ice Lake[d], що засновані на архітектурі Sunny Cove.

Для того, щоб програмно підтримати 5-рівневі таблиці, у ядрі Linux знадобилася переробка внутрішньої (уніфікованої) моделі сторінок, що використовувала лише 4 рівні.

Переваги та недоліки ред.

Очевидною перевагою 5-рівневої схеми є збільшення розрядності адресованої пам'яті (з 48 до 56 біт).

Проходження таблиць трансляції сторінок, що мають 5 рівнів, займає деякий час. У загальному випадку, процесор повинен пройти всі таблиці при трансляції будь-якої віртуальної адреси у фізичну, тобто шість разів здійснити доступ до фізичної пам'яті для отримання значення заданої комірки віртуальної пам'яті. На практиці подібне сповільнення можна суттєво зменшити, застосовуючи буфер асоціативної трансляції (TLB).

Джерела ред.

  1. ↑ (англ.). Intel Corporation. May 2017. Архів оригіналу за 5 грудня 2018. Процитовано 13 грудня 2019. 
  2. Tung, Liam. . ZDNet (англ.). Архів оригіналу за 3 січня 2020. Процитовано 25 квітня 2018. 
  3. Hudek, Ted. . docs.microsoft.com (англ.). Архів оригіналу за 13 грудня 2019. Процитовано 26 квітня 2018. 
  4. ↑ (англ.). Intel Corporation. 2018. Архів оригіналу за 22 квітня 2020. Процитовано 13 грудня 2019. 
  5. Cutress, Ian. . Intel's Architecture Day 2018: The Future of Core, Intel GPUs, 10nm, and Hybrid x86 (англ.). Архів оригіналу за 6 грудня 2019. Процитовано 15 жовтня 2019. 
  6. Shutemov, Kirill A. (8 грудня 2016). (англ.). Архів оригіналу за 3 грудня 2021. Процитовано 26 квітня 2018. 
  7. Levy, Hank (Autumn 2008). . Університет Вашингтону (англ.). Архів оригіналу за 15 вересня 2020. Процитовано 26 квітня 2018. 
Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри
Дата публікації:
5 rivnevi tablici storinok angl 5 level paging u dokumentaciyi Intel tehnologiya rozshirennya obsyagu pidtrimuvanoyi virtualnoyi pam yati u procesorah arhitekturi x86 64 zaproponovana Intel u 2017 roci 1 11 Diapazon virtualnih adres rozshiryuyetsya z 48 do 56 rozryadiv inshimi slovami maksimalna adresovana pam yat rozshiryuyetsya z 256 terabajt do 128 petabajt Pidtrimka danoyi tehnologiyi realizovana u yadri Linux pochinayuchi z versiyi 4 1 2 Ilyustraciya 5 rivnevoyi storinkovoyi pam yati Zmist 1 Istoriya 2 Princip roboti 3 Realizaciya 4 Perevagi ta nedoliki 5 DzherelaIstoriya red Naprikinci 1990 h rokiv problema obmezhenosti virtualnih adres vinikla spochatku u 32 rozryadnij arhitekturi IA 32 z yiyi dvorivnevoyu shemoyu adresaciyi storinkovoyi pam yati katalog tablic tablicya storinok sho obmezhuvala maksimalnij ob yem virtualnoyi j fizichnoyi pam yati 4 gigabajtami Dlya virishennya danoyi problemi bulo zaproponovano shemu PAE angl Physical Address Extension yaka zaprovadila tretij riven adresaciyi 3 Rezhim PAE vmikayetsya specialnim bitom u registri CR4 4 2799 Princip roboti red Procesori sho realizuyut sistemu komand x86 64 iz samogo pochatku pidtrimuvali 4 rivnevu shemu adresaciyi storinkovoyi pam yati pri roboti u 64 rozryadnomu rezhimi 4 2806 5 rivneva adresaciya takozh vmikayetsya odnim iz bitiv u registri CR4 a same bitom 12 vidomim yak LA57 1 16 Cej bit mozhna uvimknuti lishe todi koli procesor vzhe pracyuye u 64 bitnomu rezhimi a vimknuti koli navpaki ne pracyuye Yaksho bit ne vstanovleno procesor pracyuye zi zvichajnimi 4 rivnevimi tablicyami Yak i pri 4 rivnevij shemi verhni biti 64 rozryadnoyi adresi ne berut uchast u translyaciyi i povinni mati take same znachennya yak i najvishij pidtrimuvanij bit tobto bit 56 1 17 Realizaciya red Pidtrimka 5 rivnevih tablic storinok implementovana u procesorah Ice Lake d sho zasnovani na arhitekturi Sunny Cove 5 Dlya togo shob programno pidtrimati 5 rivnevi tablici u yadri Linux znadobilasya pererobka vnutrishnoyi unifikovanoyi modeli storinok sho vikoristovuvala lishe 4 rivni 6 Perevagi ta nedoliki red Ochevidnoyu perevagoyu 5 rivnevoyi shemi ye zbilshennya rozryadnosti adresovanoyi pam yati z 48 do 56 bit Prohodzhennya tablic translyaciyi storinok sho mayut 5 rivniv zajmaye deyakij chas U zagalnomu vipadku procesor povinen projti vsi tablici pri translyaciyi bud yakoyi virtualnoyi adresi u fizichnu tobto shist raziv zdijsniti dostup do fizichnoyi pam yati dlya otrimannya znachennya zadanoyi komirki virtualnoyi pam yati 7 Na praktici podibne spovilnennya mozhna suttyevo zmenshiti zastosovuyuchi bufer asociativnoyi translyaciyi TLB Dzherela red a b v 5 Level Paging and 5 Level EPT angl Intel Corporation May 2017 Arhiv originalu za 5 grudnya 2018 Procitovano 13 grudnya 2019 Tung Liam First Linux 4 14 release adds very core features arrives in time for kernel s 26th birthday ZDNet angl Arhiv originalu za 3 sichnya 2020 Procitovano 25 kvitnya 2018 Hudek Ted Operating Systems and PAE Support Windows 10 hardware dev docs microsoft com angl Arhiv originalu za 13 grudnya 2019 Procitovano 26 kvitnya 2018 a b Intel 64 and IA 32 Architectures Software Developer s Manual angl Intel Corporation 2018 Arhiv originalu za 22 kvitnya 2020 Procitovano 13 grudnya 2019 Cutress Ian Sunny Cove Microarchitecture A Peek At the Back End Intel s Architecture Day 2018 The Future of Core Intel GPUs 10nm and Hybrid x86 angl Arhiv originalu za 6 grudnya 2019 Procitovano 15 zhovtnya 2019 Shutemov Kirill A 8 grudnya 2016 RFC PATCHv1 00 28 5 level paging angl Arhiv originalu za 3 grudnya 2021 Procitovano 26 kvitnya 2018 Levy Hank Autumn 2008 CSE 451 Operating Systems Paging amp TLBs Universitet Vashingtonu angl Arhiv originalu za 15 veresnya 2020 Procitovano 26 kvitnya 2018 Otrimano z https uk wikipedia org w index php title 5 rivnevi tablici storinok Intel amp oldid 37795163