www.wikidata.uk-ua.nina.az

Паралелізм рівня пам яті англ Memory level parallelism MLP це термін в комп ютерній архітектурі що характеризує можливіс

Паралелізм рівня пам'яті

Паралелізм рівня пам'яті (англ. Memory-level parallelism, MLP) це термін в комп'ютерній архітектурі, що характеризує можливість мати кілька очікуючих операцій з пам'яттю, зокрема кеш-промахів, або промахів буфера асоціативної трансляції(англ. Translation lookaside buffer, TLB), одночасно.

В одному процесорі, MLP може розглядатися як форма паралелізму на рівні команд (англ. Instruction-level parallelism, ILP). Проте, MLP часто з’єднанні з суперскаляром, можливістю виконувати більше однієї команди одночасно. Наприклад, процесор, як-от Intel Pentium Pro є п'ятипозиційно суперскалярний, з можливістю приступити до виконання п'яти різних мікрокоманд в даному йому циклі, він може працювати при чотирьох різних промахах кешу, і при 20 різних завантажених мікрокоманд в будь-який час.

Можна мати машину, яка не суперскалярна, але яка, тим не менше, має високий MLP.

Можна стверджувати машина, яка не має ILP і не є суперскалярною, яка виконує одну команду не конвеєрним способом, але виконуючи апаратну передвибірку коду (не на рівні команд програмного забезпечення передвибірки коду) демонструє MLP (через численні передвибірки коду), але не ILP. Це відбувається тому, що існує декілька операцій з пам'яттю в очікуванні, але не команд. Команди часто з’єднанні з операціями.

Крім того, багатопроцесорні і багатопотокові комп'ютерні системи, можна сказати, демонструють MLP і ILP через паралелізм, але не внутрішньо-потоковий єдиний процес ILP і MLP. Часто, однак, ми обмежуємо терміни MLP і ILP, для відділення визначення такого паралелізму від не паралельного однопотокового коду.

Посилання Редагувати

  • Glew, A. (1998). "MLP yes! ILP no!" (abstract / slides), In Wild and Crazy Ideas Session, 8th International Conference on Architectural Support for Programming Languages and Operating Systems, October 1998.
  • Ronen, R.; Mendelson, A.; Lai, K.; Shih-Lien Lu; Pollack, F.; Shen, J. P. (2001). Coming challenges in microarchitecture and architecture. Proc. IEEE 89 (3): 325–340. doi:10.1109/5.915377. CiteSeerX: 10.1.1.136.5349. 
  • Zhou, H.; Conte, T. M. (2003). Enhancing memory level parallelism via recovery-free value prediction. Proceedings of the 17th annual international conference on Supercomputing ICS'03. с. 326–335. ISBN 1-58113-733-8. doi:10.1145/782814.782859. CiteSeerX: 10.1.1.14.4405. 
  • Yuan Chou; Fahs, B.; Abraham, S. (2004). Microarchitecture optimizations for exploiting memory-level parallelism. ISCA'04Proceedings. 31st Annual International Symposium on Computer Architecture, 2004: 76–87. ISBN 0-7695-2143-6. doi:10.1109/ISCA.2004.1310765. 
  • Qureshi, M. K.; Lynch, D. N.; Mutlu, O.; Patt, Y. N. (2006). A Case for MLP-Aware Cache Replacement. 33rd International Symposium on Computer Architecture ISCA'06. с. 167–178. ISBN 0-7695-2608-X. doi:10.1109/ISCA.2006.5. CiteSeerX: 10.1.1.94.4663. 
  • Van Craeynest, K.; Eyerman, S.; Eeckhout, L. (2009). . High Performance Embedded Architectures and Compilers Fourth International Conference, HiPEAC 2009, Paphos, Cyprus, January 25–28, 2009. LNCS 5409. с. 110–124. ISBN 978-3-540-92989-5. doi:10.1007/978-3-540-92990-1_10. CiteSeerX: 10.1.1.214.3261. Архів оригіналу за 16 січня 2014. Процитовано 2 червня 2016. 
Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри
Дата публікації:
Paralelizm rivnya pam yati angl Memory level parallelism MLP ce termin v komp yuternij arhitekturi sho harakterizuye mozhlivist mati kilka ochikuyuchih operacij z pam yattyu zokrema kesh promahiv abo promahiv bufera asociativnoyi translyaciyi angl Translation lookaside buffer TLB odnochasno V odnomu procesori MLP mozhe rozglyadatisya yak forma paralelizmu na rivni komand angl Instruction level parallelism ILP Prote MLP chasto z yednanni z superskalyarom mozhlivistyu vikonuvati bilshe odniyeyi komandi odnochasno Napriklad procesor yak ot Intel Pentium Pro ye p yatipozicijno superskalyarnij z mozhlivistyu pristupiti do vikonannya p yati riznih mikrokomand v danomu jomu cikli vin mozhe pracyuvati pri chotiroh riznih promahah keshu i pri 20 riznih zavantazhenih mikrokomand v bud yakij chas Mozhna mati mashinu yaka ne superskalyarna ale yaka tim ne menshe maye visokij MLP Mozhna stverdzhuvati mashina yaka ne maye ILP i ne ye superskalyarnoyu yaka vikonuye odnu komandu ne konveyernim sposobom ale vikonuyuchi aparatnu peredvibirku kodu ne na rivni komand programnogo zabezpechennya peredvibirki kodu demonstruye MLP cherez chislenni peredvibirki kodu ale ne ILP Ce vidbuvayetsya tomu sho isnuye dekilka operacij z pam yattyu v ochikuvanni ale ne komand Komandi chasto z yednanni z operaciyami Krim togo bagatoprocesorni i bagatopotokovi komp yuterni sistemi mozhna skazati demonstruyut MLP i ILP cherez paralelizm ale ne vnutrishno potokovij yedinij proces ILP i MLP Chasto odnak mi obmezhuyemo termini MLP i ILP dlya viddilennya viznachennya takogo paralelizmu vid ne paralelnogo odnopotokovogo kodu Posilannya RedaguvatiGlew A 1998 MLP yes ILP no abstract slides In Wild and Crazy Ideas Session 8th International Conference on Architectural Support for Programming Languages and Operating Systems October 1998 Ronen R Mendelson A Lai K Shih Lien Lu Pollack F Shen J P 2001 Coming challenges in microarchitecture and architecture Proc IEEE 89 3 325 340 doi 10 1109 5 915377 CiteSeerX 10 1 1 136 5349 Zhou H Conte T M 2003 Enhancing memory level parallelism via recovery free value prediction Proceedings of the 17th annual international conference on Supercomputing ICS 03 s 326 335 ISBN 1 58113 733 8 doi 10 1145 782814 782859 CiteSeerX 10 1 1 14 4405 Yuan Chou Fahs B Abraham S 2004 Microarchitecture optimizations for exploiting memory level parallelism ISCA 04Proceedings 31st Annual International Symposium on Computer Architecture 2004 76 87 ISBN 0 7695 2143 6 doi 10 1109 ISCA 2004 1310765 Qureshi M K Lynch D N Mutlu O Patt Y N 2006 A Case for MLP Aware Cache Replacement 33rd International Symposium on Computer Architecture ISCA 06 s 167 178 ISBN 0 7695 2608 X doi 10 1109 ISCA 2006 5 CiteSeerX 10 1 1 94 4663 Van Craeynest K Eyerman S Eeckhout L 2009 MLP Aware Runahead Threads in a Simultaneous Multithreading Processor High Performance Embedded Architectures and Compilers Fourth International Conference HiPEAC 2009 Paphos Cyprus January 25 28 2009 LNCS 5409 s 110 124 ISBN 978 3 540 92989 5 doi 10 1007 978 3 540 92990 1 10 CiteSeerX 10 1 1 214 3261 Arhiv originalu za 16 sichnya 2014 Procitovano 2 chervnya 2016 Otrimano z https uk wikipedia org w index php title Paralelizm rivnya pam 27yati amp oldid 34056494